《Verilog数字系统设计教程（第3版）》讲述利用硬体描述语言（Verilog HDL）设计複杂数字系统的方法。这种方法源自20世纪90年代的美国，取得成效后迅速在其他先进工业国得到推广和普及。利用硬体描述语言建模、通过仿真和综合技术设计出极其複杂的数字系统是这种技术的较大优势。

《Verilog数字系统设计教程（第3版）》从算法和计算的基本概念出发，讲述如何用硬线逻辑电路实现複杂数字逻辑系统的方法。全书共分三部分。第1部分内容共18章；第二部分共12个上机练习实验範例；第三部分是Verilog硬体描述语言参考手册，可供读者学习、查询之用。本书第2版后，在语法篇中增加了IEEE Verilog1364-2001标準简介，以反映Verilog语法的较新变化。

《Verilog数字系统设计教程（第3版）》的讲授方式以每2学时讲授一章为宜，每次课后需要花loh複习思考。完成10章学习后，就可以开始做上机练习，由简单到複杂，由典型到一般，循序渐进地学习Verilog HDL基础知识。按照书上的本书可作为电子工程类、自动控制类、计算机类的大学本科高年级及研究生教学用书，亦可供其他工程人员自学与参考。

绪论

第一部分Verilog数字设计基础

第1章Verilog的基本知识

1．1硬体描述语言HDL

1.2Verilog HDL的历史

1.2.1什幺是Verilog HDL

1.2.2Verilog HDL的产生及发展

1.3Verilog HDL和 VHDL的比较

1.4Verilog的套用情况和适用的设计

1.5採用Verilog HDL设计複杂数字电路的优点

1.5.1传统设计方法--电路原理图输入法

1.5.2Verilog HDL设计法与传统的电路原理图输入法的比较

1.5.3Verilog的标準化与软核的重用

1.5.4软核、固核和硬核的概念及其重用

1.6採用硬体描述语言(Verilog HDL)的设计流程简介

1.6.1自顶向下(Top_Down)设计的基本概念

1.6.2层次管理的基本概念

1.6.3具体模组的设计编译和仿真的过程

1.6.4具体工艺器件的最佳化、映像和布局布线

小结

思 考 题

第2章Verilog语法的基本概念

概述

2.1Verilog模组的基本概念

2.2Verilog用于模组的测试

小结

思 考 题

第3章模组的结构、数据类型、

变数和基本运算符号

概述

3.1模组的结构

3.1.1模组的连线埠定义

3.1.2模组内容

313理解要点

314要点总结

3.2数据类型及其常量和变数

3.2.1常量

3.2.2变数

3.3运算符及表达式

3.3.1基本的算术运算符

3.3.2位运算符

小结

思 考 题

第4章运算符、赋值语句和

结构说明语句

概述

41逻辑运算符

42关係运算符

43等式运算符

44移位运算符

45位拼接运算符

46缩减运算符

47优先权别

48关 键 词

49赋值语句和块语句

491赋值语句

492块语句

小结

思 考 题

第5章条件语句、循环语句、

块语句与生成语句

概述

51条件语句（if_else语句）

5.2case语句

5.3条件语句的语法

5.4多路分支语句

5.5循环语句

5.5.1forever语句

5.5.2repeat语句

5.5.3while语句

5.5.4for语句

5.6顺序块和并行块

5.6.1块语句的类型

5.6.2块语句的特点

5.7生成块

5.7.1循环生成语句

5.7.2条件生成语句

5.7.3case生成语句

5.8举例

5.8.1四选一多路选择器

5.8.2四位计数器

小结

思 考 题

第6章结构语句、系统任务、

函式语句和显示系统任务

概述

6.1结构说明语句

6.1.1initial语句

6．1．2always语句

6．2task和function说明语句

6.2.1task和function说明语句的不同点

6.2.2task说明语句

6.2.3function说明语句

6.2.4函式的使用举例

6.2.5自动（递归）函式

6.2.6常量函式

6.2.7带符号函式

6.3关于使用任务和函式的小结

6.4常用的系统任务

6.4.1$display和$write任务

6.4.2档案输出

6.4.3显示层次

6.4.4选通显示

6.4.5值变转储档案

6.5其他系统函式和任务

小结

思 考 题

第7章调试用系统任务和常用

编译预处理语句

概述

7.1系统任务 $monitor

7．2时间度量系统函式$time

7．3系统任务$finish

7.4系统任务$stop

7.5系统任务$readmemb和$readmemh

7．6系统任务$random

7.7编译预处理

7.7.1宏定义define

7.7.2""档案包含""处理include

7.7.3时间尺度timescale

7.7.4条件编译命令ifdef、else、endif

7.7.5条件执行

小结

思 考 题

第8章语法概念总複习练习

概述

小结

第二部分设计和验证部分

第9章Verilog HDL模型的不同抽象级别

概述

9.1门级结构描述

9.1.1与非门、或门和反向器及其说明语法

9.1.2用门级结构描述D触发器

9.1.3由已经设计成的模组构成更高一层的模组

9.2Verilog HDL的行为描述建模

9.2.1仅用于产生仿真测试信号的Verilog HDL行为描述建模

9.2.2Verilog HDL建模在TopDown设计中的作用和行为建模的可综

合性问题

9.3用户定义的原语

小结

思 考 题

第10章如何编写和验证简单

的纯组合逻辑模组

概述

10.1加法器

10.2乘法器

10.3比较器

10.4多路器

10.5汇流排和汇流排操作

10.6流水线

小结

思 考 题

第11章複杂数字系统的构成

概述

11.1运算部件和数据流动的控制逻辑

11.1.1数字逻辑电路的种类

11.1.2数字逻辑电路的构成

11.2数据在暂存器中的暂时保存

11.3数据流动的控制

11.4在Verilog HDL设计

中启用同步时序逻辑

11.5数据接口的同步方法

小结

思 考 题

第12章同步状态机的原理、结构和设计

概述

12.1状态机的结构

12.2Mealy状态机和Moore

状态机的不同点

12.3如何用Verilog来描述可综合的状态机

12.3.1用可综合Verilog模组设计状态机的典型办法

12.3.2用可综合的Verilog模组设计、用独热码錶示状态的状态机

12.3.3用可综合的Verilog模组设计、由输出指定的码錶示状态的状态机

12.3.4用可综合的Verilog模组设计複杂的多输出状态机时常用的方法

小结

思 考 题

第13章设计可综合的状态机的指导原则

概述

13.1用Verilog HDL语言设计

可综合的状态机的指导原则

13.2典型的状态机实例

13.3综合的一般原则

13.4语言指导原则

13.5可综合风格的Verilog HDL模组实例

13.5.1组合逻辑电路设计实例

13.5.2时序逻辑电路设计实例

13.6状态机的置位与复位

13.6.1状态机的异步置位与复位

13.6.2状态机的同步置位与复位

小结

思 考 题

第14章深入理解阻塞和非阻塞赋值的不同

概述

14.1阻塞和非阻塞赋值的异同

14.1.1阻塞赋值

14.1.2非阻塞赋值

14.2Verilog模组编程要点

14.3Verilog的层次化事件伫列

14.4自触发always块

14.5移位暂存器模型

14.6阻塞赋值及一些简单的例子

14.7时序反馈移位暂存器建模

14.8组合逻辑建模时应使用阻塞赋值

14.9时序和组合的混合逻辑

--使用非阻塞赋值

14.10其他阻塞和非阻塞混合使用的原则

14.11对同一变数进行多次赋值

14.12常见的对于非阻塞赋值的误解

小结

思 考 题

第15章较複杂时序逻辑电路设计实践

概述

小结

思 考 题

第16章複杂时序逻辑电路设计实践

概述

16.1二线制I2C CMOS串列

EEPROM的简单介绍

16.2I2C汇流排特徵介绍

16.3二线制I2C CMOS串列

EEPROM的读写操作

16.4EEPROM的Verilog HDL程式

总结

思 考 题

第17章简化的 RISC_CPU设计

概述

17.1课题的来由和设计环境介绍

17.2什幺是CPU

17.3 RISC_CPU结构

17.3.1时钟发生器

17.3.2指令暂存器

17.3.3累加器

17.3.4算术运算器

17.3.5数据控制器

17.3.6地址多路器

17.3.7程式计数器

17.3.8状态控制器

17.3.9外围模组

17.4RISC_CPU 操作和时序

17.4.1系统的复位和启动操作

17.4.2汇流排读操作

17.4.3汇流排写操作

17.5RISC_CPU定址方式和指令系统

17.6RISC_CPU模组的调试

17.6.1RISC_CPU模组的前仿真

17.6.2RISC_CPU模组的综合

17.6.3RISC_CPU模组的最佳化和布局布线

小结

思 考 题

第18章虚拟器件/接口、IP和基于平台的

设计方法及其在大型数字系统

设计中的作用

概述

18.1软核和硬核、宏单元、虚拟器件、设计和

验证IP以及基于平台的设计方法

18.2设计和验证IP供应商

18.3虚拟模组的设计

18.4虚拟接口模组的实例

小结

思 考 题

第三部分设计示範与实验练习

概述

练习一简单的组合逻辑设计

练习二简单分频时序逻辑电路的设计

练习三利用条件语句实现计数分频时序电路

练习四阻塞赋值与非阻塞赋值的区别

练习五用always块实现较複杂的组合逻辑电路

练习六在Verilog HDL中使用函式

练习七在Verilog HDL中使用任务（task）

练习八利用有限状态机进行时序逻辑的设计

练习九利用状态机实现比较複杂的接口设计

练习十通过模组实例调用实现大型系统的设计

练习十一简单卷积器的设计

附录一A/D转换器的Verilog HDL模型机所需要的技术参数

附录二2K*8位 异步 CMOS 静态RAM HM65162模型

练习十二利用SRAM设计一个FIFO

第四部分语法篇

语法篇1关于Verilog HDL的说明

一、 关于 IEEE 1364标準

二、 Verilog简介

三、 语法总结

四、 编写Verilog HDL原始码的标準

五、 设计流程

语法篇2Verilog硬体描述语言参考手册

一、 Verilog HDL语句与常用

标誌符（按字母顺序排列）

二、 系统任务和函式

（System task and function）

三、 常用系统任务和

函式的详细使用说明

四、 Command Line Options

命令行的可选项

五、 IEEE Verilog 13642001标準简介